Verilogとは

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Verilogは、テキストでデジタル回路を記述するために使用するハードウェア記述言語（HDL）です。
FPGAを使用するためにVerilog HDLといった（C、アセンブリでマイコンのプログラムを書くかのように）言語でプログラムを記述する必要があります。HDLが普及する前は、エンジニアは、回路図ですべてを設計する必要がありました。回路図は、小規模な設計には、素晴らしく簡単ですが、大規模な回路の設計（Intelのエンジニアが数百万ゲートを搭載したPentium用の回路図を描くことを考える！それは想像できないほど複雑である）のためには、とても手に負えません。
あなたに電子機器に関する知識がある場合、最初の傾向として、意図した動作を実現するために、新しい言語の学習の代わりに回路図を使用することでしょう（これは正直なところ、私がそうだった）。しかし、プログラミングの経験がある場合、Verilogを学習することは、10ページにも及ぶ回路図を描くことよりも簡単です。
また、VHDLは、広く業界で使用さ人気のある別のHDLです。VerilogおよびVHDLは、多かれ少なかれ同じ市場において人気を二分しています。私は、C言語に構文が似ていて習得しやすそうだったので、Verilogを選択しました。一度、Verilogに慣れると、VHDLも容易に習得できることでしょう。

Verilogの詳細
ウィキペディア http://ja.wikipedia.org/wiki/Verilog
チュートリアル（英語） http://www.asic-world.com/verilog/index.html